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ASML 已宣布计划开发一种新的EUV（极紫外）光刻系统。EUV 光刻工具现在在世界上最先进的半导体市场中非常重要。据该领域唯一供应商 ASML 的高管称，随着这种新设备的开发，摩尔定律预计将至少在未来 10 年内得到延续。   在接受媒体采访时，ASML 副总裁 Teun van Gogh 表示，“我们将能够在 2023 年上半年向我们的客户提供新一代的高数值孔径（NA）产品，数值预计从现有设备的 0.33 增加到 0.55。有了这种新设备，半导体制造商至少在未来 10 年内将能够实现远远超出目前 2 纳米限制的工艺技术。”   “我们一直致力于提供工具来支持我们的客户，大约每两年一次。到 2023 年底，当我们可以开始出货 更高 NA 的设备时，我们将获得更多的客户支持。我们将能够提供更多的客户支持。我们有信心这项新技术将为未来 10 年提供进一步的客户支持。” ASML 预测“半导体制造商将首先将 0.55NA 用于最先进的晶圆层，以通过应用新技术来扩大生产，这是一种极具成本效益的单次曝光 EUV 工艺。对于成熟工艺来说，单次曝光 0.55NA 技术有望在未来 6 年内达到极限，因此半导体制造商将能够再次使用 multi-patterning 进一步提高晶体管密度并实现更多复杂的工艺节点。”   ASML 是全球唯一的 EUV 设备制造商。2010年首次为“亚洲客户公司”（公司名称未公开）提供原型EUV工具。半导体制造领域目前分为使用 EUV 设备的制造商和不使用 EUV 设备的制造商。EUV 被台积电、三星电子、英特尔等使用，为苹果、联发科和高通等客户公司提供尖端芯片。与此同时，不使用 EUV 的半导体制造商在多年前就已经放弃了尖端节点。通过放弃数十亿美元的资本投资，它寻求增加旧生产线的利润，并专注于几乎无法享受工艺小型化带来好处的产品。   在中国以外，只有英特尔、台积电和三星可以使用 EUV 进行逻辑制造。据 Hosseini 称，三星、SK 海力士和美光科技将在 DRAM 应用中使用 EUV。   Hosseini 表示，预计台积电等领先半导体代工厂将在未来几年内通过部署 ASML 的 0.55NA 工具来克服他们目前在 3nm 工艺技术方面面临的障碍。   Foundry 实现 3nm 工艺的唯一方法是使用 EUV 的多重图案。然而，这将显着增加晶圆成本。代工厂避免 EUV 多重图案化的唯一方法是使用高 NA (0.55)设备。   Hosseini 表示，“台积电尚未投入实际使用，但 3nm 节点不会像先前预期的那样成功。3nm 节点将无法充分增加晶体管密度，并且由于互连间距将大于预计，晶体管成本将与现有4nm节点大致相同，性能提升将受到限制。”   据他介绍，半导体市场的“三巨头”台积电、三星、英特尔都意识到了这种壁垒的存在，将率先在2nm实现新的GAA（Gate All Around）FET技术。节点。据说他正在参与竞赛。对于代工市场的领导者台积电来说，3D 芯片的关键技术转型之一预计将是从 FinFET 器件到 3nm/2nm 节点的新型 GAA FET 的过渡。   Hosseini在一份研究报告中表示，“三大半导体制造商目前都在争相开发2nm的GAA晶体管技术，但在3nm节点之后，同样的趋势将在2021年到2024年继续。我们将继续将晶体管密度提高到2.2亿每平方毫米，目标是实现约 30 纳米的互连间距。   半导体制造商可以通过采用multi-patterning来提高晶体管密度，但另一方面，半导体制造过程中的步骤数量增加，每次扫描EUV消耗的能量也增加，导致制造成本更高。向上。   “当然，多次曝光会增加步骤的数量，”ASML EUV NXE 业务线副总裁 Marco Pieters 在接受采访时表示。纵观所有必要的步骤，我们可以看到，不仅是结果光刻和光刻工具的能量，还涉及气相沉积技术。”   Pieters 说：“几年前，当 0.33NA EUV 设备首次面世时，ASML 的客户从使用 DUV（深紫外）光刻的多图案技术转向单次曝光 EUV。”转变已经完成，但单次曝光EUV 已经达到极限。”   “现在，客户已经倾向于在多重图案化方法中使用 EUV。对于只需要使用现有 EUV 进行单一图案化的层，客户继续具有高 NA。由于 0.33NA 预计将并行使用，因此 0.33NA 和 0.55 NA未来将继续共存。”   SIG 的 Hosseini 说：“带有 EUV 扫描仪的半导体制造商正试图通过转向多图案来挤出更多产品。”   “EUV 多重图案化是从 4nm 到 3nm，最终到 3nm+ 的唯一途径，”Hosseini 说。   ASML 似乎在说，“客户仍有可能在 0.33NA 的EUV设备上实现新的技术节点。”   “0.33NA EUV 将在未来与下一个多个节点一起使用，即所谓的 2nm 及以上，”Pieters 说。但是，半导体制造商会以不同的方式指定工艺节点。   Hosseini在一份研究报告中表示，“台积电目前量产的5nm+相当于英特尔已经开始量产的‘10nm SuperFin’。在这两种情况下，晶体管密度都是每平方毫米超过1.75亿，互连间距低于30纳米。”

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